ASIC Design Flow

Обзор процесса проектирования чипов

Overview

• Market research
• Specification
• Chip Architectural Design: high level, low level
• RTL Design
• RTL Verification: simulation, functional, formal
• Synthesis
• Logic equivalence check: LEC
• Gate Level Simulation
• Design-for-test: DFT
• Automatic Test Patter Generation: ATPG
• Partitioning
• FLoor Planning
• Power Planning
• Placement
• Clock tree synthesis: CTS
• Routing
• Static Timing Analysis: STA
• Physical verification & signoff: DRC, LVS, ERC
• GDSII Layot
• Fabrication
• Packaging, testing, validation
• Chip tapeout

Как выглядит цифровая схема в виде логических элементов

Это схема простейшего fifo, синтезированная из RTL в промежуточное представление, e.g intermediate representation

Как выглядит готовый к производству чип

Вот так выглядит финальный layout аналого-цифрового mixed-mode signal чипа. Это не сгенерированная AI картинка, а результат огромной работы большого числа людей, сгенерированная профессиональной системой САПР стоимостью в миллионы долларов

В таком виде, а точнее в формате GDS-II, вместе с тестами и сопутствующей документацией, чип можно сдавать на фабрику (FAB) для производства

Как выглядит clock tree в чипе

Как выглядит placement congestion

Как выглядит power distribution heatmaps

Много разных tapeouts